现在已经有10nm和7nm的全节点工艺，正在研发5nm和3nm工艺。同时引入了越来越多的半节点或“node-let”技术，包括12nm，11nm，8nm，6nm和4nm。

 

Node-let在全节点工艺的基础上发展而来。比如，12nm和11nm比16nm/14nm的版本稍先进，8nm和6nm与7nm属于相同类别。

 

节点名称不像以前那样直接反映晶体管的实际尺寸。一些芯片制造商通过大肆吹捧节点名称来显示其在工艺竞赛中的龙头地位。事实上，其中的数字是随意定义的，许多业内人士仅把它们当作营销术语。

 

节点的数字很容易理解。对于代工厂客户来说，挑战在于决定使用哪个工艺进行设计以及是否可以提供价值。随着IC设计成本的增加，客户不再能负担得起每个节点开发一个新的芯片。西门子（Siemens）旗下Mentor的总裁兼首席执行官Wally Rhinesyu 说，“所以你必须比较和选择，了解自己的需求和代工厂的能力。”

 

对于代工厂来说，难度在于拓展所有这些新工艺，新的10nm和7nm工艺预计将在2018年进行大批量生产，新工艺是当前16nm / 14nm finFET晶体管的缩小版，并且更加复杂。finFET中，电流的控制是通过将栅极加到鳍的三个面上实现的。

 

                      

                                                   图1：FinFET与平面晶体管  

 

第一代10nm / 7nm工艺将采用光刻和多图案成形设计（multiple patterning），引入了更多的掩膜层和更小的特征尺寸。缺陷更难被发现。10nm/7nm的工艺中不同制造设备的差异也变得更难处理。

 

显然，这个行业面临一些挑战，“7nm晶圆代工产品的使用可能令人失望，”Gartner的分析师Samuel Wang说，“我之所以这样认为，是因为设计者首个7nm芯片的硅成品率远远低于以前的节点。设计成本高，设计复杂，与合作者深入合作需求高，这些都使一次性设计成功7nm的SOC变得遥不可及。”

 

一段时间后，芯片制造商发现有可能会解决这个问题。之后，为了简化这个过程，供应商希望在7nm和/或5nm工艺的第二阶段加入极紫外（EUV）光刻。但是，EUV也存在一些挑战。

 

FinFET预计将缩小至5nm。 除此之外，芯片制造商正在研究各种下一代晶体管类型。 客户也正在评估其他选项，如高级包装。

 

总的来看，全节点工艺周期从传统的2年增加至2.5到3年。尽管如此，在全节点和半节点技术基础上，业界面临着以更快速度提供更多更复杂技术的压力。应用材料（Applied Materials）半导体产品集团高级副总裁Prabu Raja说，“这个行业正在快速地发展，客户每年都在推动我们在各个方面做出新的改变。”



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